Synopsys lancia la prima soluzione completa PCI Express 6.0

Synopsys ha annunciato oggi la prima soluzione IP completa del settore per la tecnologia PCI Express (PCIe) 6.0 che include controller, PHY e IP di verifica, consentendo lo sviluppo iniziale di progetti System-on-chip (SoC) PCIe 6.0. Costruita sul DesignWare IP per PCIe 5.0 ampiamente distribuito e collaudato da Synopsys, il nuovo DesignWare IP per PCIe 6.0 supporta le ultime funzionalità nelle specifiche standard, tra cui la segnalazione PAM-4 a 64 GT / s, la modalità FLIT e lo stato di alimentazione L0p. La soluzione IP completa di Synopsys soddisfa i requisiti di latenza, larghezza di banda ed efficienza energetica in evoluzione dei SoC di elaborazione, intelligenza artificiale e storage ad alte prestazioni.

Per ottenere la latenza più bassa con il massimo throughput per tutte le dimensioni di trasferimento, il controller DesignWare per PCI Express 6.0 utilizza un’architettura MultiStream, offrendo prestazioni fino a 2 volte superiori rispetto a un design a flusso singolo. Il controller, con l’architettura a 1024 bit disponibile, consente ai progettisti di raggiungere una larghezza di banda di 64 GT / s x16 chiudendo i tempi a 1 GHz. Inoltre, il controller fornisce un flusso ottimale con più origini dati e in implementazioni di canali multi-virtuali. Per facilitare lo sviluppo accelerato di testbench con piano di verifica integrato, sequenze e copertura funzionale, l’IP di verifica VC per PCIe utilizza l’architettura SystemVerilog / UVM nativa che può essere integrata, configurata e personalizzata con il minimo sforzo.

L’accesso anticipato al controller DesignWare e all’IP PHY per PCIe 6.0 sarà disponibile nel terzo trimestre del 2021.

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